■手続概要
ゲートレベルでのディジタル回路の設計手法を実習を通して習得します。2日目の後半には言語での設計についても紹介します。
【カリキュラム内容】
1.ディジタルICについて
2.組合せ論理回路の設計手法
3.順序論理回路(カウンタ)の設計手法
4.Verilog HDL基本文法の紹介
【使用機器】オシロスコープ、マルチメータ、FPGAボード(Xilinx製)
【実施日】2023年7月5日（水曜日）、6日（木曜日） 2日間 8時50分から16時10分
【延長応募締切日】2023年6月21日(水曜日)
【定員】10名
【受講料】6,200円
■関連法令
１．職業能力開発促進法
■手続方法
e-kanagawa電子申請または往復はがきで受講申込みできます。
なお、応募者多数の場合は、締切日後に抽選を行います。（在職者の方が優先されます。）
締切日以降10日以内に受講可否に関するメールをお送りします。
■手続窓口
神奈川県立産業技術短期大学校
■備考
受講料は、受講日の初日に一括で納めていただきます。なお、納めていただいた受講料は、返金いたしません。
■問い合わせ先
神奈川県立産業技術短期大学校
URL：
https://www.kanagawa-cit.ac.jp/seminar/index.html